半導體細微化（Scaling）是目前半導體行業最熱門的話題之一。隨著DRAM等的芯片元器件在內的大部分電子元器件和存儲單元趨于超小型化，對于高度集成技術的需求也逐漸提高，超小型芯片將可以儲存并快速處理天文數字般的數據量。

如今，半導體細微化（Scaling）最為核心的是新一代曝光技術——極紫外光刻（Extreme Ultra Violet，簡稱EUV）技術。現在，SK海力士正致力于實現新一代DRAM的量產化，并已在韓國利川正式開工新建一座尖端的儲存類半導體工廠“M16”。這座全新工廠將為EUV光刻工藝開設單獨廠間。

“摩爾定律（Moore’s Law）已經終結” 半導體細微化技術陷入瓶頸

半導體細微化已進入10納米時代，之前的“多重成像（Multi Patterning）”技術已不再奏效。因為，在10納米級芯片制程中，之前的氟化氬曝光技術（Argon Fluoride, 簡稱ArF ）已經陷入瓶頸。迄今為止，半導體行業一直遵循每隔24個月芯片集成度翻一番的“摩爾定律”。然而，如今隨著光刻工藝難度越來越高，曾經輝煌沿用的摩爾定律也終將被淘汰。

光刻工藝是用激光在晶圓上繪制超微電路的半導體制造流程之一，其電路圖案轉移到晶圓的過程與傳統相片的制作過程類似，故“光刻工藝”的英文有“Photo”一詞。“光刻法（Photolithography）”是一種圖案轉移及復印技術，通過把光照射在包含電路圖形信息并預制成金屬圖案的掩膜版（Mask）或原裝玻璃板上，從而實現將出現的影子復制轉移到晶圓上。這種在晶圓上形成預設計的圖案為半導體制造的關鍵工藝。在此過程中，電路圖案的細微程度是半導體技術競爭力的決定性因素。

“細微化（Scaling）”，即縮小半導體電路晶體管器件電門的長度的，一直被視作業界最為重要的課題。晶體管電門就如同一座連接源級和漏級的橋梁，是調節電流的閥門。因此，電門長度越短，從源極流向漏極的電子數量也就越大，電路運行速度也相應越快。

近年以來，半導體曝光設備進展迅速，均使用帶有高數值孔徑（numerical aperture，簡稱NA）的較大透鏡或短波光源。但當柵極長度縮小到30納米以下后，現有的液體浸沒式氟化氬曝光設備（ArF）將會達到極限。到18納米的DRAM芯片采用的是多重成像技術，但這會造成工序增加、生產率下降、材料費上升的問題，從而導致成本上升。當處理工序數量多達500-600道時，可見該技術已走到了盡頭。解決這一問題的唯一辦法取決于短波光，利用更加“纖細的筆觸”精細地繪制電路。

EUV成為救星

為了順應10納米時代對工藝的要求，半導體行業孕育了全新半導體曝光技術——EUV。EUV設備由荷蘭ASML公司獨家生產，每臺設備約為0.81-1.22億美元。EUV的光波長為13.5納米，大大小于之前的氟化氬（ArF）激光波長（193納米），可在不多重成像的情況下繪制更加細微的半導體電路。而且這項技術還能簡化成像工藝流程，因此目前被視為唯一的突破口。除此之外，EUV相較于目前的四重構圖（Quadruple Patterning Technique，簡稱QPT）等多重成像技術，大幅度縮短了制造時間。

然而，在DRAM芯片采用EUV技術是一項難度極高的工藝，這往往需要最高端的技術支持。也正因如此，業界正在密切關注首批基于EUV技術的DRAM量產投入產出效率。據預測，到2020年，EUV技術將部分適用于1Y納米級以下的DRAM芯片中。

關鍵在于攻克EUV工藝的技術難關

攻克EUV工藝的技術難關對于行業未來至關重要。EUV具有被包括氣體在內的大部分物質吸收的特性。為此，開發與整個曝光工藝流程相關的新技術，包括全新的掩膜版（Mask）、光阻（Photoresist）和光學系統等，成為了一項必不可少的前提條件。此外，我們還需要開發無缺陷的掩膜版和新的掩膜版檢測設備。

擴大每小時晶圓產量（wafer per hour，簡稱WPH）也是業界內一大重要挑戰。ASML公司的每小時晶圓產量于2018年達到125張目標，并計劃將在2020年達到155張。而在光源功率方面，根據DRAM廠商的測試結果顯示，該公司已達到250瓦。同時，一些半導體廠商從ASML公司引進EUV設備后已經投入開發相關工藝，正處于各項設備的開發和測試階段。業界則在積極研發下一代曝光技術—高數值孔徑工藝，這項技術或將數值孔徑從目前開發中的0.33NA增加到0.55NA。

一名半導體業內人士透露：“EUV曝光技術要想投入量產，我們在保證有曝光機內部硬件、光源、光阻（Photoresist）、掩膜版膜（Pellicle）的制造技術的同時，還必須要有零缺陷的EUV掩膜版制作技術”。他還強調：“業界正在研究各種檢測EUV掩膜版內部缺陷的技術，為了改善檢測器的分辨率，我們對于更短的光源波長和更高的數值孔徑的要求也至關重要。”